`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2022/10/08 21:46:02
// Design Name: 
// Module Name: DataPath
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module DataPath(
    input clk,
    input reset

    );

    RF my_RF (
    .clk(),
    .reset(),
    .addr_a(),
    .addr_b(),
    .addr_wr(),
    .we(),//write enable
    .data_wr(),
    .data_a(),
    .data_b()
    );

    ALU my_ALU (
        .SrcA(),
	    .SrcB(),
	    .shamt(),
	    .ALUOp(),
	    .Equ(),
	    .result()
    );

    ImmExt my_ImmExt(
    .ExtOp(),
    .Imm(),
    .ExtImm()
    );

    DM my_DM(
    .clk(),
    .we(),
    .addr(),
    .data_r(),  
    .data_w()  
    );

endmodule
